感测电路
2019-11-22

感测电路

一种电路包含退化p沟道金属氧化物半导体PMOS晶体管(102)、负载PMOS晶体管(104)以及箝位晶体管(110),所述箝位晶体管经配置以在感测操作期间对施加到基于电阻的存储元件(112)的电压进行钳制。所述负载PMOS晶体管的栅极由与非NAND电路(106)的输出控制。

因此,与不具有升压晶体管的感测电路相比,具有NMOS升压晶体管和用于控制负载晶体管的栅极电压的反馈路径的感测电路稍微减少了感测时间,同时还使感测裕度降级,而与不具有升压晶体管的感测电路相比,具有PMOS升压晶体管和包含用于控制负载晶体管的栅极电压的反馈路径的NAND电路的感测电路明显减少了感测时间,且不发生感测裕度降级。由于反馈布置增加了负载PMOS晶体管的输出电阻,因此感测裕度得到增加。另外,升压晶体管改善了感测时间。

参考图1,揭示感测电路的第一说明性实施例的图并将其大体指定为100。感测电路100包含耦合到存储器阵列111的感测放大器101。存储器阵列111包含多个存储胞元,例如所说明的存储胞元112。作为说明性实例,存储器阵列111可为磁阻随机存取存储器(MRAM)、相变随机存取存储器(PRAM)或自旋扭矩转换MRAM(STT-MRAM)。

可在制造过程728处接收⑶SII文件726以根据⑶SII文件726中的经转换信息来制造图1的感测电路100、图2的感测电路200、图3的感测电路300,或其任何组合。举例来说,装置制造过程可包含将⑶SII文件726提供给掩模制造商730以产生一个或一个以上掩模,例如待用于光刻加工的掩模,其被说明为代表性掩模732。可在制造过程期间使用掩模732来产生一个或一个以上晶片734,其可经测试且分成裸片,例如代表性裸片736。裸片736包含感测电路,例如图1的感测电路100、图2的感测电路200、图3的感测电路300,或其任何组合。

参考图6,描绘了包含电路664的电子装置的特定说明性实施例的框图并将其指定为600,所述电路664包含具有由NAND电路的输出控制的栅极的负载PM0S。装置600可为电子装置,例如个人数字助理(PDA)、无线移动装置、计算装置、另一类型的装置,或其任何组合。装置600包含例如数字信号处理器(DSP)等处理器610。处理器610耦合到可包含电路664的存储器632,所述电路包含具有由NAND电路的输出控制的栅极的负载PMOS。举例来说,电路664可为图1的感测电路100、图2的感测电路200、图3的感测电路300,或其任何组合。存储器632可为存储处理器指令(例如软件635)的非暂时性计算机可读媒体,所述处理器指令可执行以使处理器610执行本文所述的方法中的任一者以控制电路664的操作。举例来说,所述指令可包含用以通过NAND电路的输出控制施加到负载p沟道金属氧化物半导体(PMOS)晶体管的栅极电压的指令,所述NAND电路具有响应于控制信号的第一输入和耦合到负载PMOS晶体管的源极的第二输入,其中负载PMOS晶体管的源极进一步耦合到退化PMOS晶体管的输出。在特定实施例中,处理器610可集成到电子装置600中。

参考图4,展示了对于不同类型的感测电路的第一感测裕度(AVo)、第二感测裕度(ΔV1)和感测时间的模拟结果的图解说明400,其包含具有包含反馈路径的NAND电路但不具有升压晶体管402的感测电路的图解说明、具有包含反馈路径的NAND电路且具有匪OS升压晶体管404的感测电路的图解说明,以及具有包含反馈路径的NAND电路且具有PMOS升压晶体管406的感测电路的图解说明。信号裕度△V(例如感测放大器裕度)可对应于电压%与电压Vref之间的差值(△V1)或电压Vref与电压Vo之间的差值(△Vo)。可应用统计分析来解决倾向于随技术缩放而增加的工艺变化。统计分析可报告所测量的变量AVo和△V1的平均值(即,平均数)和Σ值(即,标准差)。设计人员可采用△Vo和△%的(平均值-N*Σ)作为代表性统计值,其中N的值经选择以实现所要产率。通过改善信号裕度AV,可以改善存储装置产率。

感测电路

Description

参考图3,揭示感测电路的第三说明性实施例的图并将其大体指定为300。感测电路300包含图1的感测电路100和图2的感测电路200的许多特征。另外,感测电路300包含响应于第一电压(Vdata)352的输出级。所述输出级包含感测放大器350,所述感测放大器包含作为第一输入的第一电压Vdata352以及包含作为第二输入的第二参考电压(Vref)354。在特定实施例中,第二电压354是从具有与感测电路300类似的结构的另一感测电路得到的电压。感测放大器350的输出包含输出电压(Vout)356,其提供感测电路300的所感测输出的指示,如下文更详细地描述。

图3是感测电路的第三说明性实施例的图;